Cadence设计系统公司宣布，Cadence® SiP（系统级封装）技术现已同最新版的Cadence Virtuoso® 定制设计及Cadence Encounter®数字IC设计平台集成。通过与Cadence其它平台产品的整合，包括Cadence RF SiP Methodology Kit在内，Cadence提供了领先的SiP设计技术。该项新的Cadence SiP技术提供了一个针对自动化、集成、可靠性及可重复性进行过程优化的专家级设计流程。通过该SiP技术，Cadence能帮助设计师将不同IC和封装装配技术聚合至高度集成的产品。这使得设计师能够在保持低成本的同时，满足对小型、高性能产品日益增长的需求。

 为实现设计生产力和设计质量的提升，当今的IDM和无晶圆芯片公司需要IC设计环境与其SiP实现技术之间的无缝集成。因此，Cadence的SiP技术得到加强，最大限度地提高了生产力和质量。目前，它支持新的基于OpenAccess的Virtuoso平台，以实现RF模块设计和基于电路仿真的流程。它将全新的版图后寄生参数提取和反标流程纳入自动维护的电路仿真测试台。经改进的RF流程使设计师在设计SiP RF和模拟模块时，能从新的Virtuoso平台受益。Virtuoso平台的益处包括了它的多模式IC仿真功能。

新的SiP数字流程包含了逻辑协同设计连接和创作支持，作为System Connectivity Manager的一个部分。这使得前端设计师从诸如管脚交换联结等纯粹物理性的更改中独立出来。增强的数字SiP与Cadence SoC Encounter™从 RTL到GDSII 系统相集成，提供了改进的输入/输出规划，和常用于金属键合IC的错列焊垫和射线金属键合焊垫的间隔支持。该版本为RF和数字流程所作的其他改进包括：快速金属键合padring评估自动键合、对象-行为及行为-对象利用模型、针对无参考面设计而改进的SI模型抽取精确性、3D裸片堆栈对象交换、扩展的制造性签收规则、及针对制造精确金属键合轮廓和寄生模型的性能。